sv_sim_uart

Le projet sv_sim_uart fournit un environnement de simulation SystemVerilog pour les Unités Asynchrones de Transfert de Données (UART). Il permet de tester et de valider le fonctionnement de circuits numériques série asynchrones en simulant leur comportement et en vérifiant leur conformité aux spécifications.

Dépôt de code

https://gitlab.telecom-paris.fr/sen/dev-projects/sv_sim_uart (nouvelle fenêtre)

Cas d'utilisation métiers

Test et validation de circuits numériques série asynchrones : rechercher des initiatives proches
Simulation d'environnements SystemVerilog pour les UART : rechercher des initiatives proches

Organisation

Administration centrale
- Gouvernement (Premier ministre et ministères)
  - Ministère de l’Économie, des Finances et de la Souveraineté industrielle, énergétique et numérique
    - Établissements publics sous tutelle - Ministère chargé de l'Économie et des Finances et de la Souveraineté industrielle et énergétique
      - Institut Mines-Télécom École de management
        Écoles internes
        Télécom Paris (organisation rattachée)

Description générée le lundi 18 mars 2024 à 20:57:21

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