Projet open source dédié à la simulation et à la validation d'un processeur RISC-V pipeliné avec gestion des interruptions et exceptions. Basé sur une réimplémentation partielle du processeur Kôika, il permet de tester des programmes personnalisés cycle par cycle, d'effectuer des preuves formelles et de synthétiser des designs pour FPGA. Utilisé pour l'enseignement, la recherche et le prototypage matériel.