Ce projet propose un cadre automatisé pour la vérification formelle de circuits matériels complexes. Il permet de vérifier des propriétés temporelles et de prouver des lemmes sur des architectures électroniques, notamment via des techniques de model-checking symbolique et de preuve automatique. L'objectif est d'améliorer la fiabilité et la robustesse des systèmes embarqués en détectant des erreurs de conception avant leur déploiement.

Veriloga est un outil dédié à la simulation et à la vérification de circuits logiques. Il permet aux ingénieurs et concepteurs de modéliser des systèmes numériques, d'analyser les signaux et de valider des architectures matérielles avant leur implémentation physique. Son approche facilite l'optimisation des performances et la détection précoce d'erreurs dans les designs.

Kôika-SUSHI est un langage de conception matérielle basé sur des règles, intégré dans Rocq. Il permet de développer et de vérifier formellement des circuits électroniques, notamment des processeurs. Ce projet facilite la création de matériel fiable et optimisé grâce à des preuves mathématiques intégrées, en s'appuyant sur des approches de réécriture progressive et des outils SMT pour renforcer la robustesse des designs.

VHDL est un langage de description de matériel utilisé pour la conception et la simulation de systèmes numériques. Il permet de décrire le comportement et la structure des circuits logiques, ainsi que d'effectuer des simulations pour vérifier leur fonctionnement. VHDL est souvent utilisé dans le développement de circuits logiques programmables (FPGA) et de matériel informatique.

Un compilateur dédié à la transformation de programmes écrits en langage MinCaml vers du code assembleur ARM. Il permet de vérifier la cohérence des types, d'optimiser les performances et de générer un code exécutable pour des architectures matérielles cibles. Utilisé principalement dans un contexte académique ou de recherche pour l'enseignement des concepts de compilation.